როგორ გამოვიყენოთ Vivado Simluation: 6 ნაბიჯი

2024 ავტორი: John Day | [email protected]. ბოლოს შეცვლილი: 2024-01-30 10:19

მე გავაკეთე ეს სიმულაციური პროექტი ონლაინ კლასისთვის. პროექტი დაწერილია Verilog– ის მიერ. ჩვენ ვიყენებთ სიმულაციას Vivado– ში, რათა ვიზუალურად წარმოვადგინოთ ტალღის ფორმა enable_sr– ში (ციფრის ჩართვა) ადრე შექმნილი stop watch პროექტისგან. გარდა ამისა, ჩვენ გამოვიყენებთ სისტემის ამოცანას დიზაინში ჩვენს მიერ დაშვებული შეცდომის საჩვენებლად.

ნაბიჯი 1: დაამატეთ წყაროები და აირჩიეთ „სიმულაციური წყაროების დამატება ან შექმნა

ნაბიჯი 2: შექმენით ფაილი სახელწოდებით Enable_sr_tb

ნაბიჯი 3: შექმენით Testbench ფაილი

1. იმპორტის მოდული enable_sr stop watch პროექტიდან. ეს არის ფაილი, რომლის სიმულაციაც გვინდა

2. შექმენით testbench მოდული enable_sr_tb ();

3. შეიყვანეთ მოდულის enable_sr () მოდულის შეყვანა და გამოსავალი. დაიმახსოვრე, input_sr– ის შეყვანა ახლა რეგისტრის ტიპშია, ხოლო გამოსავალი ხდება წმინდა ტიპი.

4. გამოცადეთ ერთეული (uut), რომელიც არის enable_sr

5. შექმენით საათი, რომლის პერიოდი (T) არის 20ns

6. გამოიყენეთ პირობითი განცხადება შეცდომის შემოწმების სისტემის შესაქმნელად. ამ მაგალითში ჩვენ გვინდა შევამოწმოთ არის თუ არა ერთზე მეტი ციფრი აქტიური.

შენიშვნა: ორიგინალურ enable_sr () ფაილში, ჩვენ უნდა შევქმნათ შაბლონი 4’b0011 ისე, რომ შეცდომების შესაქმნელად ორი ციფრი იყოს აქტიური

7. შეცდომის საჩვენებლად გამოიყენეთ სისტემის ამოცანა $ display

8. გამოიყენეთ სისტემის ამოცანა $ finish სიმულაციის დასასრულებლად 400ns დროს

ნაბიჯი 4: დააყენეთ Enable_sr_tb როგორც ზედა დონე სიმულაციის ქვეშ

ნაბიჯი 5: გაუშვით სინთეზი და ქცევითი სიმულაცია

1. ქცევითი სიმულაციის გაშვებამდე, გაუშვით სინთეზი, რომ დარწმუნდეთ, რომ არ არსებობს სინტაქსური შეცდომები testbench ფაილსა და ერთეულში საცდელ ფაილში
2. გაუშვით ქცევითი სიმულაცია

ნაბიჯი 6: შეაფასეთ სიმულაციის შედეგი

თქვენ ნახავთ სიმულაციური ფანჯრებს. იგი შეიცავს სხვადასხვა პანელს.

თქვენ ნახავთ შეცდომის შეტყობინებას კონსოლის პანელში. ეს გვიჩვენებს, რომ სიმულაციის პერიოდში ერთზე მეტი ციფრია აქტიური.

თქვენ ასევე შეგიძლიათ ნახოთ ტალღის ფორმა სქემაში

ერთვის პროექტის ფაილი.